Memori akses acak dinamis (bahasa Inggris: Dynamic random-access memory; disingkat DRAM) merupakan jenis random akses memori yang menyimpan setiap bit data yang terpisah dalam kapasitor dalam satu sirkuit terpadu. Karena kapasitornya selalu bocor, informasi yang tersimpan akhirnya hilang kecuali kapasitor itu disegarkan secara berkala. Karena kebutuhan dalam penyegaran, hal ini yang membuatnya sangat dinamis dibandingkan dengan memori (SRAM) statik memori dan lain-lain.
Keuntungan dari DRAM adalah kesederhanaan struktural: hanya satu transistor dan kapasitor yang diperlukan per bit, dibandingkan dengan empat di Transistor SRAM. Hal ini memungkinkan DRAM untuk mencapai kepadatan sangat tinggi. Tidak seperti flash memori, memori DRAM itu mudah "menguap" karena kehilangan datanya bila kehilangan aliran listrik.
DRAM biasanya diatur dalam persegi array satu kapasitor dan transistor per sel. Panjang garis yang menghubungkan setiap baris dikenal sebagai "baris kata". Setiap kolom sedikitnya terdiri dari dua baris, masing-masing terhubung ke setiap penyimpanan sel di kolom. Mereka biasanya dikenal sebagai + dan - bit baris. Amplifier perasa pada dasarnya adalah sepasang inverters lintas yang terhubung antara bit baris. Yakni, inverter pertama terhubung dari + bit baris ke - bit baris, dan yang kedua terhubung dari - baris ke bit + baris. Untuk membaca bit baris dari kolom, terjadi operasi berikut:
Biasanya, produsen menetapkan bahwa setiap baris harus refresh setiap 64 ms atau kurang, menurut standar JEDEC . Refresh logika umumnya digunakan dengan DRAMs untuk me-refresh secara otomatis. Hal ini membuat sirkuit yang lebih rumit, tetapi ini biasanya kekecewaan terhapuskan oleh fakta bahwa DRAM adalah lebih murah dan kapasitas lebih besar dari SRAM. Beberapa sistem refresh setiap baris dalam sebuah lingkaran yang ketat terjadi sekali setiap 64 ms.Sistem lain refresh satu baris pada satu waktu - misalnya, dengan sistem 2 13 = 8192 baris akan memerlukan refresh rate dari satu baris setiap 7,8 μs (64 ms / 8192 baris). Beberapa waktu-nyata sistem refresh sebagian memori pada satu waktu berdasarkan waktu eksternal yang memerintah pengoperasian dari sistem, seperti blanking interval vertikal yang terjadi setiap 10 sampai 20 ms video dalam peralatan. Semua metode memerlukan beberapa jenis counter untuk melacak yang baris berikutnya adalah untuk refresh. Hampir semua DRAM chips yang memasukan counter; beberapa jenis yang tua memerlukan refresh logika eksternal. (Pada beberapa kondisi, sebagian besar data di DRAM dapat dipulihkan walaupun belum DRAM refresh selama beberapa menit.)
"50 ns" | "60 ns" | Deskripsi | |
---|---|---|---|
tRC | 84 ns | 104 ns | Siklus waktu membaca atau menulis random |
tRAC | 50 ns | 60 ns | Waktu akses: / RAS rendah untuk keluar data yang valid |
tRCD | 11 ns | 14 ns | /Rendah untuk RAS / CAS rendah waktu |
tRAS | 50 ns | 60 ns | /RAS lebar pulse (minimum / RAS rendah waktu) |
tRP | 30 ns | 40 ns | /Waktu RAS precharge (minimal / RAS tinggi waktu) |
tPC | 20 ns | 25 ns | Siklus waktu membaca atau menulis mode halaman (/CAS to /CAS) |
tAA | 25 ns | 30 ns | Waktu akses: Kolom alamat sah berlaku data keluar |
tCAC | 13 ns | 15 ns | Waktu akses: / CAS berlaku rendah untuk keluar data |
tCAS | 8 ns | 10 ns | /CAS rendah lebar pulse minimum |
Dinamis random akses memori yang diproduksi sebagai sirkuit terpadu(ICS) disimpan dalam gudang dan dimount ke dalam paket plastik dengan logam pin untuk koneksi ke kontrol sinyal dan bus. Saat ini, ini adalah paket DRAM pada umumnya sering dikumpulkan ke modul plug-in untuk penanganan lebih mudah. Beberapa jenis modul standar adalah:
Modul DRAM Umum